|
| | |
|
作者：王冠 俞一鸣
出版社：机械工业出版社
出版日期：4/1/2007
译者：
|
|
ISBN：711121057 |
| 开本： |
|
装帧： |
原价：
40 元 |
|
| | 三星会员：35.34 元 |
二星：36.10 元 |
一星：36.86 元 |
普通：38.00 元 |
|
 
团购服务电话13146064908 价格优惠！ |
|
|
|
本书从实际设计的角度出发，翔实的介绍了面向CPLD/FPGA的Verilog设计，使读者从可编程逻辑器件及硬件描述语言设计两个方面来掌握实际设计中的方法和技巧。
本书分为器件篇、语言篇、软件篇和实战篇来介绍相应的知识体系。器件篇着重介绍Altera公司的CYCLONEⅡ系列FPGA的结构，以及如何使用FPGA器件内部的各种资源；语言篇详细讲解了Verilog HDL的相关内容，软件篇介绍了一款强大的仿真工具ModelSim和Altera公司的集成开发环境QuartusⅡ6.0；实战篇再现了一个数字系统的设计过程，旨在抛砖引玉，让初学者能够快速上手。
本书主要供从事CPLD/FPGA设计的工程技术人员自学或参考，也可作为高等院校电子、通信、计算机等相关专业高年级本科生和研究生的参考用书。
|
|
| 
|
| 
丛书序
前言
第1章 概述
器件篇
第2章 可编程逻辑器件概述
第3章 CYCLONEⅡ系列FPGA
第4章 使用FPGA的内部资源
语言篇
第5章 初识Verilog HDL
第6章 Verilog HDL的语言
第7章 组合逻辑电路
第8章 时语逻辑电路
第9章 有限状态机
软件篇
第10章 ModelSim简介
第11章 QuartusⅡ简介
实战篇
第12章 设计实例——典型的数字
参考文献
|
|
|
| |
